Булева алгебра Комбинаторные схемы Арифметико-логические устройства
Энергонезависимая память ОЗУ Асинхронные шины Конвейерный режим шины памяти процессора Шина USB

Архитектура персонального компьютера

Асинхронные шины

Хотя использовать синхронные шины благодаря дискретным временным интервалам достаточно удобно, здесь все же есть некоторые проблемы. Например, если процессор и память способны закончить передачу за 3,1 цикла, они вынуждены продлить ее до 4,0 циклов, поскольку неполные циклы запрещены.

Еще хуже то, что если однажды был выбран определенный цикл шины и в соответствии с ним разработана память и карты ввода-вывода, то в будущем трудно делать технологические усовершенствования. Например, предположим, что через несколько лет после выпуска системы, изображенной на рис. 3.35, появилась новая память с временем доступа не 15, а 8 не. Это время позволяет избавиться от периода ожидания и увеличить скорость работы машины. А теперь представим, что появилась память с временем доступа 4 не. При этом улучшения производительности уже не будет, поскольку в данной разработке минимальное время чтения — 2 цикла.

Если синхронная шина соединяет ряд устройств, одни из которых работают быстро, а другие — медленно, шина подстраивается под самое медленное устройство, а более быстрые не могут использовать свой потенциал полностью.

По этой причине были разработаны асинхронные шины, то есть шины без задающего генератора (рис. 3.36). Здесь ничего не привязывается к генератору. Когда задающее устройство устанавливает адрес, сигнал MREQ, RD или любой другой требуемый сигнал, оно выдает специальный синхронизирующий сигнал MSYN (Master SYNchronization). Когда подчиненное устройство получает этот сигнал, оно начинает выполнять свою работу настолько быстро, насколько это возможно. Когда работа заканчивается, подчиненное устройство выдает сигнал SSYN (Slave SYNchronization).

Рис. 3.36. Работа асинхронной шины

Сигнал ББУЫ означает для задающего устройства, что данные доступны. Оно фиксирует их, а затем сбрасывает адресные линии вместе с сигналами М11Е(), КБ и МБУЫ. Сброс сигнала МБУЫ означает для подчиненного устройства, что цикл закончен, поэтому устройство сбрасывает сигнал Б БУМ, и все возвращается к первоначальному состоянию, когда все сигналы сброшены.

Стрелочки на временных диаграммах асинхронных шин (а иногда и синхронных шин) показывают причину и следствие какого-либо действия (см. рис. 3.36). Установка сигнала МБУЫ приводит к включению информационных линий, а также к установке сигнала Б БУК Установка сигнала ББУЫ, в свою очередь, вызывает отключение адресных линий, а также линий MR.EC), КБ и МЗУК Наконец, сброс сигнала МБУЫ вызывает сброс сигнала Б БУИ, и на этом процесс считывания заканчивается. Набор таких взаимообусловленных сигналов называется полным квитированием. Здесь, в сущности, наблюдается 4 события:

Установка сигнала МЗУЫ.

Установка сигнала БЗУЫ в ответ на сигнал МБУИ.

Сброс сигнала МБУЫ в ответ на сигнал Б БУК

Сброс сигнала Б БУИ в ответ на сброс сигнала МБУК

Следует уяснить, что взаимообусловленность сигналов не является синхронной. Каждое событие вызывается предыдущим событием, а не импульсами генератора. Если какая-то пара устройств (задающее и подчиненное) работает медленно, это никак не влияет на другую пару устройств, которая может работать гораздо быстрее.

Преимущества асинхронной шины очевидны, хотя на самом деле большинство шин являются синхронными. Дело в том, что синхронную систему построить проще, чем асинхронную. Центральный процессор просто выдает сигналы, а память просто реагирует на них. Здесь нет никакой причинно-следственной связи, а если компоненты выбраны удачно, все работает и без квитирования. Кроме того, в разработку синхронных шин очень много вложено.

Арбитраж шины До этого момента мы неявно предполагали, что существует только одно задающее устройство шины — центральный процессор. В действительности микросхемы ввода-вывода могут становиться задающими устройствами при считывании информации из памяти и записи информации в память. Когда арбитр обнаруживает запрос шины, он устанавливает линию предоставления шины. Эта линия последовательно связывает все устройства ввода-вывода (как в елочной гирлянде). В системах, где память связана с главной шиной, центральный процессор должен завершать работу со всеми устройствами ввода-вывода практически на каждом цикле шины. Принципы работы шины До этого момента мы обсуждали только обычные циклы шины, когда задающее устройство (обычно центральный процессор) считывает информацию из подчиненного устройства (обычно из памяти) или записывает в него информацию. Еще один важный цикл шины — цикл обработки прерываний. Когда центральный процессор командует устройству ввода-вывода выполнить какое-то действие, он ожидает прерывания после завершения работы.

Примеры центральных процессоров В этом разделе мы рассмотрим процессоры Pentium 4, UltraSPARC III и 8051 на уровне аппаратного обеспечения. В процессорах Pentium 4 используется двухуровневый или трехуровневый кэш, в зависимости от модели. Во всех моделях присутствует встроенный в микросхему кэш типа SRAM первого уровня (LI) объемом 8 Кбайт Цоколевка процессора Pentium 4 Из 478 контактов Pentium 4 для сигналов используются 198, для питания (с различным напряжением) — 85, для «земли» — 180; еще 10 зарезервированы на перспективу. По пяти специальным линиям передаются сообщения об ошибках в операциях с плавающей точкой, внутренних, машинных (аппаратных) и некоторых других ошибках.


Компьютерные шины для соединения высокоскоростных периферийных устройств